전자회로 코너

여러가지 BJT 트랜지스터 바이어싱 회로의 비교(4)

2008-08-19T16:15:27P

온도변화에 따른 BJT성능의 변화
I_C를 계산하기 위한 식에 존재하는 3개의 파라미터 I_CBO, h_FE, V'_BE가 모두 온도변화에 의존적이기 때문에 I_C에 관한 식을
각각의 파라미터로 미분해보면 각 파라미터가 I_C값의 변화에 미치는 영향을 조사할수 있다. 이 3가지 파라미터를 편미분하면
안정도(Stability factor)를 나타내게 된다. 표3에 여러가지 안정도와 계산식을 게시해 놓았다.

각 회로는 3개의 상이한 안정도를 가지는데 여기에 V'_BE나 h_FE, I_CBO의 변화분을 곱한후 마지막으로 더하므로서 I_C의 변화량
을 구할수 있다. 각 회로의 안정도를 비교해 보므로서 어떤 회로가 각 파라미터에 대해 보정의 정도가 좋은지를 알수있다.
바이어스 회로 #1에 대한 안정도를 표4에 게시하였으며 나머지 회로에 대한 안정도는 부록에 게시하였다.

여러가지 BJT 트랜지스터 바이어싱 회로의 비교 (3)

2008-08-19T14:43:39P

애질런트 HBFP-0405를 사용한 설계예
앞에서 언급한 각각의 바이어스 회로를 시험하기 위해 애질런트사의 HBFP-0405 트랜지스터를 사용하였다. HBFP-0405는
1800MHz부터 1900MHz까지의 응용분야에 사용할수 있는 저잡음 증폭기이다. HBFP-0405는 V_CE가 2.7볼트, I_C는 5mA로
바이어스를 주려고 한다. 공급전원전압은 3볼트라고 가정하였고, HBPF-0405의 h_FE값은 통상적으로 80 인데 최대값은 150이고
최소값은 50이다. 각 바이어스 회로에 대한 바이어스 저항값을 계산하여 표1에 게시하였다.

구해진 바이어스 저항값을 회로에 배치한후 h_FE의 최소값과 최대값에 대해 I_C값을 계산하여 표2에 게시하였다.

위의 표2로부터 다음과 같은 사실을 알수 있다. 바이어스 회로 #1은 h_FE값의 변화에 따른 보정이 이루어지지 않으며, h_FE값이
최대치가 되면 I_C값은 85% 증가하게 된다. 회로 #2의 경우에는 상당한 보정이 이루어져 h_FE값이 42%만 증가하는것을 볼수있다.
회로 #3의 경우는 회로 #2보다 약간 더 보정이 이루어지고 회로 #4의 경우는 상당히 큰 보정이 이루어져 I_C가 9%정도만 증가
하는것을 알수 있다. 하지만 이회로는 온도변화에 대해서는 회로 #2나 회로 #3에 비해 열등한 보정 성능을 가진다. 그럼에도
불구하고 온도와 h_FE의 변화를 같이 고려한다면 에미터 접지방식에서 가장 좋은 성능을 가진다. 예상했던 바와 같이 회로 #5는
h_FE의 변화에 가장 좋은 성능을 보여주는데 I_C 증가에 대해 5.4%정도의 변화만을 허용한다. 하지만 이값은 전원전압을 얼마로
하느냐에 따라 달라지며 V_CC값을 높게하면 더욱 변화가 심해진다.

여러가지 BJT 트랜지스터 바이어싱 회로의 비교(2)

2008-08-19T12:50:38P

BJT 모델링
BJT는 다음 그림 2에서 볼수있는 바와같이 두개의 전류 전원(Current Source)으로서 모델화된다.

첫번째 전류 전원은 h_FEI_B이며, 이와 병렬로 역으로 바이어스된 PN졍션을 통과하여 흐르는 누설전류를 나타내는 두번째
전류전원 I_CBO (1 + h_FE)가 연결되는 형태이다. I_CBO값은 애질런트사의 HBFP-0405 트랜지스터의 경우 섭씨 25도에서 1 × 10^-7 A
정도이다. V'_BE는 트랜지스터의 등가 하이브리드 PI 입력임피던스로서 h_ie를 가지는 내부 베이스-에미터간 전압이다. h_ie는
h_FE / λI_C와 동일한데 섭씨 25도에서 λ는 40이다. V_BE는 트랜지스터의 베이스와 에미터 리드선간에 측정한 전압으로서
V'_BE + I_Bh_ie와 동일하다. HBFP-0405 트랜지스터의 경우 V_BE값은 섭씨 25도에서 약 0.78볼트이다. 온도가 변화하면 가장 변화가
큰 파라미터들은 h_FE, V'_BE, I_CBO이다. 이들 온도에 민감한 파라미터들은 제조공정에 매우 의존적이다. h_FE는 통상 온도가 1도
변화하면 0.5퍼센트 그값이 변화한다. 또한 V'_BE는 온도가 1도 증가하면 2mV 감소하는 특성이 있다. I_CBO는 온도가 10도 올라
갈때마다 2배가 된다. 이들 각각의 파라미터들은 온도가 변화함에 따른 콜렉터 전류의 변화에 총합해서 영향을 미친다. 그림1에
보인 각각의 바이어스 회로에 대해 여러 바이어스 저항값을 구하기 위한 식을 그림 3,4,5,6,7에 게시하였다.





각각의 바이어스 저항값은 요구되는 I_C값, V_CE값, 공급전원전압 V_CC와 h_FE와 같은 설계 파라미터들의 항으로서 표시하였다.
저항값을 계산하기 위해 I_CBO와 h_ie는 그값이 0이라고 가정하였다. R_B1과 R_B2로 구성되는 전압 분배기를 사용하는 3개의 회로
에 대해서는 추가적인 정보가 필요하다. 전류전원을 가지고 전압궤환을 사용하는 바이어스 회로 (회로 #3)의 경우에는 저항 R_B2
에 걸리는 전압 V_RB2와 저항 R_B2를 통과하여 흐르는 바이어스 전류 I_RB2를 설계자가 선택하여야 한다. 만일 V_CE > V_RB2 > V_BE
이 성립한다면 적절한 V_RB2의 값은 1.5볼트이고, 적절한 I_RB2의 값은 I_C의 10% 인 0.5mA가 된다. 회로 #4와 회로 #5의 경우
에도 설계자가 I_RB2값을 선택해야 한다. I_C와 I_RB2값의 비율이 바이어스 안정성에 큰 역할을 한다. 또한 바이어스 저항값과
h_FE, I_CBO, V'_BE와 같은 파라미터의 항으로 콜렉터 전류 I_C를 계산하는 식을 제시하였다. 이곳에 제시된 I_C에 관한 식은 간단
하지만 회로가 복잡해지면 복잡한 형태를 가지게 된다. 이경우 식을 계산해 내기 위해 Mathcad와 같은 프로그램을 이용하는것이
편리하다.

여러가지 BJT 트랜지스터 바이어싱 회로의 비교 (1)

2008-08-18T11:18:16P

바이폴라 정션 트랜지스터 BJT (Bipolar Junction Transistor)는 저렴하다는 이유로 셀룰러나 PCS, 페이져 회로에서 저잡음
증폭기로서 자주 사용된다. 최소한의 외부 정합회로를 사용하므로서 BJT는 MMIC보다 훨씬 나은 RF성능을 가진 LNA
(Low Noise Amplifier)로서 동작한다. DC성능 또한 중요한데, 소자의 RF성능은 매우 정밀하게 조정할수 있는 반면 소자의
DC파라미터는 정상적인 상태에서 동작하는 동안에도 상당한 변화를 일으키기 때문이다. 소자의 h_FE값이 2~3배 변하는
것은 흔히 있는 일이다. 소자마다 h_FE값이 달라도 RF성능에 커다란 변화는 찾아볼수가 없다. 그 이유는 소자들이 동일한
V_CE와 I_C로 바이어스되기 때문이다. 따라서 바이어스 회로의 주된 목적은 DC파라미터가 소자에 따라 달라진다 하여도
V_CE와 I_C를 일정하게 유지시켜 주는것이라 말할수 있다. 바이어스 회로는 상대적으로 간단하기 때문에 설계자들이
중요성을 종종 간과하는 경향이 있다. 하지만 잘못 설계된 고정 바이어스 회로의 경우 한 시스템의 I_C값이 동일한 다른
시스템의 I_C값과 h_FE의 최대에서 최소 변화만큼 차이가 나는 경우도 있다. 따라서 바이어스 회로를 수정하지 않는한 h_FE가 2배가 되면 I_C도 2배가 된다. 즉 h_FE의 변화에 대한 회로의 여유도를 최대화하는 것이 DC바이어스 회로의 임무이다.
이에 덧붙여서, 트랜지스터 파라미터들은 온도의 변화에 따라 변화하는데 이것이 I_C의 변화를 초래한다. 몸에 지니고
다니는 전자장치에 있어서 낮은 전원전압의 요구조건으로 인해 온도에 안정적인 바이어스 회로를 설계하는것을 더욱
어렵게 만든다. 이러한 딜레마를 해결할수 있는 한가지 방법은 능동 바이어스 회로를 사용하는 것이다. 능동 바이어스
회로는 IC혹은 PNP트랜지스터를 저항과 연결하여 만드는데, h_FE값의 변화에 무관하게 V_CE와 I_C를 고정되게 할수있다.
이러한 능동 바이어스 방식이 소자간 파라미터의 변동이나 온도변화에 무관하게 트랜지스터 회로를 동작시킬수 있는
효과적인 방법이긴 하지만 가격이 상대적으로 비싸진다. 따라서 여기서는 상대적으로 저렴한 값으로 원하는 성능을
구현할수 있는 수동 바이어스 방식과 그들의 장단점에 대해 생각해 보려한다.

여러가지 BJT 수동 바이어스 회로
수동 바이어스 방식은 트랜지스터 주위에 2~5개의 저항을 배치하므로서 구성된다. 여러가지 수동 바이어스 방식을
다음의 그림1에서 볼수 있다. 가장 간단한 형태는 그림1의 회로 #1이다. 콜렉터 전류 I_C는 베이스 전류 I_B에 h_FE를 곱한
값이며, 베이스 전류는 R_B의 값에 의해 결정된다. 또한 콜렉터 전압 V_CE는 전원전압 V_CC로부터 R_C에 걸리는 전압강하
값을 빼주므로서 얻어진다. 콜렉터 전류가 변화하게 되면 V_CE는 R_C에 걸리는 전압강하를 기준으로 변동하게 된다.
h_FE의 변동은 I_C에 직접적으로 변동을 야기시킨다. 고정된 V_CC와 V_BE값에 대해 I_C는 h_FE에 비례하여 변동한다.
예를들어 h_FE가 2배가 되면 콜렉터 전류 I_C도 2배가 된다. 따라서 바이어스 회로 #1은 h_FE의 변동을 보정해 주는 역할을
하지 못함을 알수 있다. 바이어스 회로 #2는 베이스 전류 전원 저항 R_B로의 전압궤환 (Voltage Feedback)을 제공해준다.
베이스 전류 전원은 전원전압 V_CC와 반대 극성을 가지는 전압 V_CE로부터 공급된다. 베이스 바이어스 저항 R_B의 값은
V_BE값과 요구되는 V_CE값에 근거하여 구할수 있다. 콜렉터 저항 R_C로는 I_C와 I_B가 합쳐져서 흐른다. 이회로의 동작과정
을 말로 진술해 보면 다음과 같다. h_FE가 증가하면 I_C가 증가하게 된다. I_C가 증가하게 되면 저항 R_C에 걸리는 전압강하
가 증가한다. R_C에 걸리는 전압이 증가하면 V_CE가 감소하게 된다. V_CE가 감소하게 되면 베이스 바이어스 저항 R_B에
걸리는 전압이 감소하기 때문에 I_B가 감소하게 된다. 이 회로는 h_FE가 증가함에 따라 콜렉터 전류가 증가하는 양을
감소시켜주는 부궤환 (Negative Feedback) 방식의 전형적인 예이다. 바이어스 회로 #4는 직렬 전류 전원 저항 R_B가 생략
되어 있다는 점을 제외하면 바이어스 회로 #3과 동일하다. 이회로에서 저항 R_B2대신 BJT에 대한 온도 보상을 위해 직렬
연결된 실리콘 다이오드로 대치하면 바이폴라 파워앰프에서 사용할수 있는 회로가 된다. 저항 R_B1을 통과하여 흐르는
전류는 분기되어 저항 R_B2와 베이스-에미터 정션 V_BE로 흐르게 된다. 저항 R_B2를 통과하여 흐르는 전류가 커지면 커질
수록 베이스-에미터간 전압 V_BE의 변동율이 커진다. 바이어스 회로 #5는 BJT 바이어싱에 관한 교과서에서 단골로 볼수
있는 회로이다. 저항 R_e는 에미터 리드선과 직렬로 연결되며 전압궤환을 제공해 준다. 이회로는 소자마다 다른 h_FE값을
조정하거나 온도에 따라 달라지는 h_FE값을 보정하는데 월등한 성능을 가진다. 이회로의 단점은 RF의 경우 에미터 저항
을 적절하게 바이패스 시켜주어야 한다는 것이다. 일반적으로 바이패스 캐패시터는 불필요한 발진형태의 궤환을 발생
시키는 내부 리드선에 의한 인턱턴스를 가진다. 이 발진형태의 궤환으로 인해 장치의 불안정을 초래하게 된다. 그럼에도
불구하고 이 바이어스 방식은 온도변화나 소자에 따라 달라지는 h_FE값을 보정해 주는데 가장 좋은 성능을 제공한다.
지금부터 BJT모델과 온도에 따라 변동하는 인자들에 대해 논의하고저 한다.

고주파에서의 캐소드 폴로워

2008-08-12T13:36:36P

앞에서 언급했던 캐소드 폴로워의 경우 진공관의 캐패시턴스를 무시한채 언급한 것이었다. 이제 이들 캐패시턴스를 고려하여
논의를 다시 해보기로 하자.

전압 이득
3극관의 내부 캐패시턴스를 고려하여 그린 그림이 아래 (a) 이며, 이회로에 대한 선형 등가회로가 그림 (b) 이다.

캐소드와 접지간 캐패시턴스는 C_kn인데 통상 히터가 접지되므로 캐소드와 히터간 캐패시턴스를 말한다. 출력전압 V_o는 K와 N간
단락회로 전류와 임피던스의 곱으로 표시되고, 전압 이득 A≡ V_o / V_i 는 다음 식으로 구해진다.

여기서 Y_k≡ 1 / R_k       Y_T≡  jωC_T      C_T ≡ C_gk + C_pk+ C_kn 이다. 따라서 위식은 다음과 같이 다시 쓸수 있다.

μ + 1 ≒ μ 이고   g_mR_k ≫ 1 이라면 위의 식은 다음과 같이 간략화 할수 있다.

위식의 분자부분에 jωC_gk는 C_gk를 통해 입력과 출력간 커플링의 효과를 나타내고 있다. 만일 캐소드 폴로워가 용량성 부하 C_L를
가진다면 위식에서 C_T에 C_L을 더해 주기만 하면 된다. 통상적으로 C_T는 C_gk보다 훨씬 크다. 따라서 주파수가 증가함에 따라
이득이 감소하는것은 주로 C_T + C_L때문이다. 증폭의 크기가 3dB감소하는, 즉 저주파수 값에 비해 0.707배로 떨어지는 주파수인
f₂는 조건 ω (C_T+ C_L ) = g_m 에 의해 주어진다. 12AU7 진공관의 경우 반쪽 부분에 대해 C_T= 50pF , g_m = 3 millimho 이므로 f₂는
약 9.5 MHz 가 된다.

입력 어드미턴스
캐소드 폴로워의 큰 장점은 그리드에서 들여다 본 용량성 임피던스가 증폭기의 용량성 임피던스 보다 상당히 크다는데 있다.
입력 어드미턴스를 구하기 위해 위의 그림을 이용하면 전류 I₁ = V_i ( 1 - A )( jωC_gp) 이고    I₂= ( V_i - V_o ) jωC_gk = V_i( 1 - A )( jωC_gk )
이므로 입력 어드미턴의 정의식인

를 이용하면

를 얻는다. 일반적인 경우 Y_i는 저항 성분과 캐패시턴스 성분을 같이 가지지만 주파수가 충분히 낮은 경우에는 A는 실수값만
가지게 되어 입력 임피던스는 캐패시턴스 C_i만을 가지게 된다. 즉 Y_i = jωC_i 가 된다. 위의 Y_i 식으로 부터
C_i(캐소드 폴로워) = C_gp+ C_pk ( 1 - A ) 임을 알수 있고 이것과 비교하여 캐소드 접지 증폭기에서의 입력 캐패시턴스는
C_i(캐소드 접지 증폭기) = C_gk + C_gp( 1 - A ) 임을 논의한바 있다. 캐소드 폴로워와 캐소드 접지 증폭기의 입력 캐패시턴스를
수치적으로 비교해 보면 더욱 흥미롭다. 12AU7 진공관의 반쪽 부분에 대해 캐소드 폴로워로 사용하는 경우의 통상 이득은 0.8
이고, 캐소드 접지 증폭기로 사용하는 경우의 통상 이득은 - 10 이다. 또한 C_gp = 1.5 pF이고 C_gk = 1.6 pF이다. 진공관의 내부
캐패시턴스들이 이득에 비중있는 영향을 주지 않는 주파수 영역에서 C_i (캐소드 폴로워) = 1.5 + 0.2 × 1.6 = 1.8 pF 이고
C_i (캐소드 접지 증폭기) = 1.6 + 11 × 1.5 = 18 pF 이다. 따라서 캐소드 접지 증폭기의 입력 캐패시턴스가 캐소드 폴로워의 입력
캐패시턴스보다 10배나 큰것을 알수 있다. 캐소드 접지 증폭기의 이득을 캐소드 폴로워와 동일하게 한다고 할지라도
C_i (캐소드 접지 증폭기) = 1.6 + 1.8 × 1.5 = 4.3 pF 가 되어 캐소드 폴로워의 경우 보다 2배나 크다.

출력 어드미턴스
전극간의 캐패시턴스를 고려한 출력 어드미턴스는 g_m + g_p에 전극간 캐패시턴스의 총합 C_T를 더해 주므로서 얻어진다. 즉
Y_o = g_m + g_p + Y_T가 된다. g_m = μg_p라는 점과 μ ≫ 1 이라고 가정하면 g_p를 g_m에 비해 무시할수 있으며, Y_T가 g_m과 비교할수
있을 정도로 커지기 전까지는 출력 어드미턴스는 전극간 캐패시턴스에 의해 영향을 받지 않는다고 말할수 있다.

다극관에서의 전극간 캐패시턴스

2008-08-12T10:45:59P

4극관을 이용한 기본적인 회로와 전극간 캐패시턴스를 고려한 등가회로를 다음 그림에서 볼수있다.

위의 그림에서 3극관과 마찬가지로 G는 그리드, K는 캐소드, P는 플레이트를 의미하며 S는 4극관에만 존재하는 스크린 그리드
이다. 실제 회로의 경우에는 스크린에 걸리는 전압은 플레이트 전원을 저항으로 분기시켜 얻는데 이에 추가하여 캐패시터를
스크린에서 캐소드로 연결한다. 이 캐패시터의 캐패시턴스는 스크린 전류가 변동을 하여도 스크린 전압이 일정하도록 충분히
큰값을 취해 주어야 하기 때문에 스크린이 접지된 형태를 띄게 되어 그림 (b)의 C_ks를 단락시킨것과 같아지게 된다. 따라서 C_gk와
C_gs는 병렬연결되게 되는데 이것을 C₁으로 표시하자. 즉 C₁= C_gk+ C_gs이다. 또한 C_ps는 C_pk와 병렬연결 되므로 이것을 C₂로
표시하기로 하자.   즉 C₂ = C_ps+ C_pk이다.   C_gp값은 매우 작기 때문에 무시하면 위의 그림 (b)는 다음의 등가회로로 간략화 할수
있다.

스크린의 차폐(Shielding) 기능으로 인해 C_pk를 무시해도 별 문제가 없다. 즉 C₂ = C_ps로 쓸수있으며, 이 캐패시턴스가 플레이트
회로 임피던스와 병렬로 연결되게 된다. 진공관의 입력 어드미턴스는 Y_i= jωC₁이 된다.

5극관

전압 증폭기로 사용될때 5극관은 억제 그리드가 캐소드에 연결된다는 점만 제외하면 4극관과 완벽히 동일한 형태로 회로를
구성하게 된다. 따라서 5극관의 등가회로도 4극관과 동일한데 5극관의 경우는 C₁= C_gk + C_gs 이고 C₂ = C_pk+ C_ps + C_p3 이다.
여기서 C_p3는 플레이트와 그리드3 (억제 그리드) 사이의 캐패시턴스이다.

3극관의 입력 어드미턴스

2008-08-11T15:48:27P

앞에서 논의한 바와 같이 그리드 회로는 플레이트 회로와 단절되어 있지 않기 때문에 전류 I_i를 공급해 주어야 한다. 이 전류를
계산하기 위하여 I₁ 과 I₂를 구해보자. 위의 회로 (b)로부터 I₁ = V_iY_gk이고 I₂ = V_gpY_gp = ( V_i + V_kp)Y_gp 이다.
V_kp = - V_pk= - AV_i이므로 I_i= I₁ + I₂ = [ Y_gk+ ( 1 - A )Y_gp ]V_i가 된다.   따라서 입력 어드미턴스 Y_i는

이 된다. 이식으로 부터 입력 어드미턴스를 무시하기 위해서는 그리드와 캐소드간 캐패시턴스와 그리드와 플레이트간
캐패시턴스를 무시할수 있어야 함을 알수 있다.

입력 캐패시턴스 (밀러 효과)
플레이트 회로저항으로서 R_p를 가지는 3극관을 생각해 보자. 이경우 음성주파수 영역에서 증폭율은 A= - g_mR'_p로서 주어진다.
여기서 R'_p = r_p∥R_p 이다. 따라서 Y_i = Y_gk + (1 - A)Y_gp = jω[C_gk + ( 1 + g_mR'_p )C_gp] 가 된다. 즉 입력 어드미턴스는 용량이
C_i = C_gk + ( 1 + g_mR'_p )C_gp인 캐패시터의 어드미턴스와 같다. 이렇게 그리드와 캐소드간 캐패시턴스 C_gk에 비해 입력 캐패시턴스
C_i가 커지는 현상을 밀러효과(Miller effect)라고 부른다. C_i가 취할수 있는 최대치는 C_gk + ( 1 + μ )C_gp인데 μ가 큰경우 C_i값은 어떤
전극간 캐패시턴스 보다도 커지게 된다. 이 입력 캐패시턴스는 다단계 증폭기(Cascaded amplifier)의 동작시 중요한 의미를 가지
는데 다단계 증폭기의 경우 첫번째 진공관으로부터의 출력이 두번째 진공관의 입력으로 사용되게 된다. 따라서 두번째 단계의
입력 임피던스는 첫번째 단계의 출력에 병렬접속된것으로 해석해야 하므로 R_p가 C_i와 병렬 접속된것으로 해석하여야 한다.
캐패시터의 리액턴스는 주파수를 증가시킴에 따라 감소하기 때문에 첫번째 단계의 출력 임피던스는 높은 주파수에 대해 작아
지게 된다. 결과적으로 주파수가 높아짐에 따라 이득이 감소하게 된다.

이득의 계산 예
플레이트 회로 저항으로서 100K를 가지고 20kHz에서 동작하는 3극관을 생각해 보자. 진공관이 하나인 경우 이득과 동일한
진공관으로 2단의 증폭기를 만든경우 첫번째 진공관의 이득을 계산해 보기로 하자. 3극관의 파라미터는 다음과 같다고 하자.
g_m = 1.6 millimho , r_p = 44 K , μ = 70 , C_gk= 3.0 pF , C_pk = 3.8 pF , C_gp = 2.8 pF

( 해 )
Y_gk = jωC_gk = j2π ×2 × 10⁴ × 3.0 × 10^-12 = j3.76 × 10^-7 mho
Y_pk = jωC_pk = j4.77 × 10^-7 mho
Y_gp= jωC_gp = j3.52 × 10^-7 mho
g_p = 1/r_p= 2.27 × 10^-5 mho
Y_p = 1 / R_p = 10^-5 mho
g_m = 1.60 × 10^-3 mho

1단으로 구성된 진공관 회로의 경우 이득은 다음과 같이 구할수 있다.

위식에서 전극간 캐패시턴스에 의해 발생하는 허수부분의 값이 실수부분의 값보다 무시할수 있을정도로 작음에 주목하자.
만일 이들을 무시한다면 A= - 48.8 이 된다. 실제로 전극간 캐패시턴스를 무시했을때의 A에 관한 식을 이용하여 값을 구해보면

이 되어 두값이 비슷함을 알수 있다. 이득이 실수이기 때문에 입력 임피던스는 용량이 C_i = C_gk + ( 1 + g_mR'_p )C_gp
= 3.0+(1+48.8)(2.8) = 143 pF인 캐패시터로 이루어진다. 여기서 - g_mR'_p = A를 이용하였다.

이제 각단이 위에 언급한 파라미터 값을 가지고 동작하는 2단계 증폭기에 대해 생각해 보기로 하자.
두번째 단의 이득은 위에서 계산한 값과 동일하다. 그러나 첫번째 단의 이득을 계산할때는 두번째 단의 입력 임피던스가 첫번째
단의 출력과 병렬로 연결된다는 점에 주의를 하여야 한다. 따라서 플레이트에 걸리는 부하는 100 K 저항과 143 pF의 캐패시터가
병렬로 연결되어 있는것으로 생각하여야 한다. 더우기 플레이트 부하와 병렬로 연결되는 첫번째 단의 플레이트와 캐소드간
캐패시턴스와 회로선로에서 발생하는 누설용량도 고려해야 한다. 예를들어 두번째 단의 플레이트와 그리드를 연결하는 회로
선로에서 1pF 누설용량이 발생하였다면 첫번째 단의 부하저항에 50pF의 캐패시턴스가 추가되는 효과가 발생하게 된다. 따라서
고주파 증폭기의 경우 장치와 장치를 연결하는 선로의 길이를 될수 있는한 짧게 하는것이 필요하다는 결론을 얻을수 있다.
이제 이상의 모든점을 고려한 입력 캐패시턴스가 200pF 였다고 가정하면 부하 어드미턴스는 다음과 같이 계산된다.

            = 10^-5 + j2.52 × 10^-5 mho

따라서 이득은 다음과 같이 계산된다.

위 계산식으로 부터 캐패시턴스의 효과로 말미암아 증폭도의 크기가 48.8에서 38.8로 감소하고 출력과 입력사이의 위상각이
180도에서 143.3^o로 변화됨을 볼수있다. 만일 주파수가 더 높아지면 이득은 더욱 줄어들게 된다. 실제로 주파수가 수 메가 헤르츠
가 되면 이회로는 이득이 1보다 작아 지므로 증폭기로서 사용할수 없게 된다. 이렇게 주파수에 따라 이득이 변화하는것을
주파수 왜곡 (Frequency distortion)이라 부른다.

음의 입력저항 (Negative Input Resistance)
만일 증폭기의 플레이트 회로가 순수저항이 아니고 임피던스를 포함한다면 A는 복소수가 되고 입력 어드미턴스는 저항성분과
리액턴스 성분으로 이루어지게 된다. 즉 A = A₁+ jA₂로 표시된다면 Y_i = ωC_gpA₂ + jω[C_gk + ( 1 - A₁ )C_gp] 가 된다. 이식은 그리드
입력회로의 등가회로는 저항 R_i 와 캐패시턴스 C_i가 병렬로 연결된 형태를 취한다는 것을 말해주고 있다. 즉 Y_i= 1 / R_i+ jωC_i 로
쓸수 있으며 이 경우 R_i= 1 / ωC_gpA₂      C_i= C_gk+ ( 1 - A₁ )C_gp가 된다. 시스템에 어떠한 제한도 주어지지 않았기 때문에 A₂가
음의 값을 가질수 있으며 따라서 실효 입력저항도 음의 값을 가지게 된다. 실효 입력 저항이 음의 값을 가지는 것은 부하가
일정한 범위내의 인턱턴스 성분을 가질때만 가능하다는 점은 매우 흥미로운 사실이다. 한 회로내에 음의 저항이 존재한다는
것은 전력이 흡수되는것이 아니고 발생된다는 것을 의미한다. 물리적으로 볼때 이것은 전력이 그리드 - 플레이트간 캐패시턴스
에 의해 이루어지는 커플링을 통해 출력회로로 부터 그리드 회로로 궤환이 이루어짐을 의미한다. 만일 이 궤환현상이 극한치에
이르게 되면 시스템은 증폭기로서의 기능을 상실하고 오실레이터로서 동작하게 된다.

3극관에서 전극사이의 캐패시턴스에 관하여

2008-08-11T14:01:03P

지금까지 논의되었던 내용들은 음의 바이어스를 3극관에 걸었을때 입력전류는 무시할수 있을 정도로 작고, 플레이트 회로의 변화
가 그리드 회로에 영향을 주지 않는다는 가정하에 행해진 것이었다. 하지만 이러한 가정은 어떤 경우에 있어서는 타당하고 어떤
경우에 있어서는 타당하지 않기 때문에 이러한 가정이 성립하지 않는 경우를 생각해 보는것이 필요하다. 그리드, 플레이트와
캐소드는 유전체(진공을 포함하는)에 의해 서로 분리되어 있는 전도체이기 때문에 정전기학에 의하면 이들 전극들사이에 캐패시
턴스가 존재하게 된다. 명백히 캐소드 접지 증폭기에서 소스가 그리드 - 캐소드 캐패시턴스와 그리드 - 플레이트 캐패시턴스에
전류를 공급하여야 하기 때문에 입력전류는 0 이 될수없다. 더우기 입력과 출력회로는 분리된것이 아니고, 그리드 - 플레이트
캐패시턴스를 통해 커플링이 존재하게 된다. 비록 이들 캐패시턴스는 통상 20pF보다 작은 용량을 가지지만 높은 오디오 주파수
이상에서 입력 소스에 무시못할 부하를 주며 출력에서 입력으로의 궤환(feedback)을 발생시킨다. 따라서 높은 주파수에서는
이들 캐패시턴스를 고려해야 한다. 전극간 캐패시턴스를 포함하는 보다 정확한 회로와 등가회로를 다음 그림에서 볼수 있다.

여기서 C_gp는 그리드와 플레이트 사이의 캐패시턴스를 나타내며, C_gk는 그리드와 캐소드간의 캐패시턴스이고, C_pk는 플레이트와
캐소드간 캐패시턴스를 나타낸다.

전압이득
단자 P와 K사이의 출력 전압은 앞에서 언급한바 있는 식 V_o = I Z에 의해 얻을수 있는데 여기서 I는 단락회로 전류이며 Z는
단자 P,K에서 들여다본 임피던스이다. Z를 구하기 위해 위의 (b)그림에서 V_i와 μV_i를 단락시키고 P,K에서 들여다본 임피던스를
구하면 Z는 Z_L과 C_pk, r_pC_gp의 병렬 임피던스 값이다. 즉

이다. 여기서 Y_L = 1 / Z_L= Z_L의 어드미턴스
                       Y_pk = jωC_pk= C_pk의 어드미턴스
                       g_p = 1 / r_p = r_p의 어드미턴스
                       Y_gp = jωC_gp= C_gp의 어드미턴스

출력단자를 단락시켰을때 P에서 K로 흐르는 전류는 중첩의 원리에 의해 소스 μV_i에 의해 발생되는 전류 - μV_i / r_p= - g_mV_i와
신호 V_i에 의해 발생되는 전류 V_iY_gp의 합이다. 즉 I = -g_mV_i+ V_iY_gp 이다. 부하 ZL일때 증폭률 A는 다음과 같이 주어지는데

이식에 위의 I 와 Y값을 대입하고 정리하면

를 얻는다. 만일 전극간 캐패시턴스를 무시한다면 Ypk = Ygp = 0 이므로 이값을 위식에 대입하면

를 얻게되어 앞에서 전극간 캐패시턴스를 무시했을때의 증폭율과 같아지는것을 볼수 있다. 여기서 Z '_L은 r_p∥Z_L이다.
이득의 계산에 있어서 음성 주파수 영역의 경우 전극간 캐패시턴스는 무시할수 있을 정도로 작다. 이들 전극간 캐패시턴스는
15pF이하이기 때문에 20kHz에서 2 마이크로 모 (micromho) 정도밖에 되지 않는다. 3극관의 트랜스컨덕턴스 g_m은 통상 수 밀리모
(millimho)이기 때문에 Y_gp는 g_m에 비해 무시할수 있을 정도로 작다. 더우기 만일 g_p가 20 마이크로모(micromho)보다 크다면
(r_p< 50K) Y_gp + Y_pk 항은 g_p + Y_L에 비해 무시할수 있다. 이러한 조건하에서

이 만족한다. 3극관 회로의 입력 임피던스를 계산할때와 출력에서 입력으로 궤환이 있을때 이들 전극간 캐패시턴스를 고려할
필요가 있으며, 더우기 주파수가 높아지게 되면 전극간 캐패시턴스를 반드시 고려하여야 한다.

캐스코드 증폭기에서의 동작전류 계산 예

2008-08-06T15:49:06P

R=20K옴 , V_PP = 300V , V ' = 125V, V_GG = 4V인 아래 회로에서 동작전류 (Quiescent current)를 구해보기로 하자.

사용된 3극관은 6CG7이며 플레이트 특성곡선이 다음과 같이 주어졌다고 하자.

만일 V2가 그리드 전류를 흘리지 않는다면 K2는 G2보다 높은 전위를 가져야 한다. 하지만 너무 높아지면 V2가 컷오프 되어
버린다. 첫번째 근사치로서 V_G2 = - 5V를 취해보자. 그러면 V_P1 = 125 + 5 = 130V가 된다. V_P1 = 130V와 V_G1= - 4V에 대응하는
플레이트 전류 I_P를 특성곡선에서 구해보면 4.2 mA가 된다. 따라서 V_P2 = V_PP - I_PR - V_P1= 300 - (4.2)(20) - 130 = 86V가 된다.
V_P2 = 86V와 I_P2 = 4.2mA에 대해서 V_G2는 약 - 2V가 된다. 그러면 두번째 근사치는 V_P1 = 125 + 2 = 127V이 된다. V_P1의 이값과
V_G1 = - 4V에 대응하여 특성곡선을 통해 I_P= 4.0mA를 얻을수 있다. 따라서 V_P2= 300 - (4.0)(20) - 130 = 90V가 된다. V_P2 = 90V와
I_P2= 4.0mA에 대해서 V_G2는 약 - 2.1V가 된다. 그러므로 V_P1에 대한 세번째 근사치는 125 + 2.1 = 127.1 V 이 되고 두번째 근사치
인 127V와 근접한 값이다. 따라서 전류도 두번째 근사식과 별다른 차이가 없을것이므로 I_P= 4.0mA라고 결론 지울수 있다.
이와같이 연속근사법(Successive approximation)에 의해 동작전류를 구할수 있다.

캐스코드(Cascode) 증폭기

2008-08-06T13:34:02P

두개의 3극관을 직렬로 연결시킨 회로를 다음 그림에서 볼수 있다.

이 회로가 하나의 5극관 처럼 동작한다는 것을 증명해 보기로 하자. V1에 대한 부하는 V2의 캐소드에서 들여다본 실효 임피던스
R_p≡ ( R + r_p ) / ( μ + 1 ) 이다. μ 의 값이 큰경우 R_p는 매우 작아지므로 신호 전압에 대해 단락회로(Short circuit)로 동작한다고 볼수
있다. 따라서 V1의 플레이트 전압은 일정함을 알수 있다. 트랜스컨덕턴스 g_m은 다음의 식으로 정의되므로

신호전류는 △i_P = g_m △v_G = g_mv₁이 된다. 여기서 v1은 입력 신호전압이다. 이득은 A = - R △i_P/ v₁= - g_mR 인데 그것은 Z_L=R
일때 5극관의 이득임을 알수있다. 따라서 위의 회로가 5극관 처럼 동작함이 입증되었다. 위의 회로가 5극관 처럼 동작함을 다른
측면에서 살펴 보기로 하자. V1의 플레이트 직류 전압 V_P1는 V2의 그리드와 접지간 전압 V '에 의해 결정된다.
즉 V_P1 = V ' - V_G2이다. 여기서 V_G2는 V2의 그리드와 캐소드간 전압강하로서 음의 값을 가진다. V_G2의 값은 0부터 컷오프 전압
사이에서 변화되지만 V '의 값과 비교했을때 작은 값이다. 따라서 V_P1은 고정된 값을 가진다고 말할수 있고 플레이트에 흐르는
전류도 V_P1과 바이어스 V_GG에 의해 결정되므로 고정된 값을 갖는다. 결론적으로 dc 플레이트 전류 대 V2의 플레이트와 접지간
dc전압의 그래프는 5극관의 고정전류 특성곡선과 비슷해 진다. 따라서 V ' 가 5극관에서 스크린 전압과 동일한 역할을 함을 알수
있다. 5극관에서의 스크린 전류 공급이 필요하지 않고 3극관의 낮은 노이즈 특성을 가진다는 점에서 위의 회로는 5극관을 사용
하는것 보다 장점이 있다. 증폭도에 대한 정확한 계산은 V2를 임피던스 ( R + r_p ) / ( μ + 1 )로 대치하고 V1을 임피던스 r_p와 직렬
로 연결된 소스 μv₁으로 대치하므로서 얻어진다. 즉

이 된다. 만일 ( μ + 2 ) r_p ≫ R 이고 μ ≫1 이라면 위의 식은 다음과 같이 근사화 할수 있다.

이 식은 위에서 정성적으로 구했던 값과 일치함을 알수 있다.
바이어스 전압 V ' 에 추가하여 V2의 그리드에 ac 신호전압 V₂를 인가하는 경우를 생각해 보자. 이경우 V1은 V2의 캐소드에
크기 r_p의 임피던스를 달아 놓은것과 같이 동작하기 때문에 이 신호전압 V₂에 대한 전압이득은

이 된다. 만일 신호 V₁과 V₂가 양쪽 입력에 동시에 인가 된다면 중첩의 원리에 의해 출력 V_o는 V_o = A₁V₁ + A₂V₂가 된다.

캐소드 저항을 가지는 회로의 중요예

2008-08-06T08:28:34P

실용회로의 많은곳에서 캐소드에 저항을 사용하는것을 볼수있다. 여기서는 이들 캐소드 폴로워 형태의 회로중 중요한것 몇개를
설명해 보고저 한다.

분할부하 위상 변환기 ( The Split-load Phase Inverter)
아래의 그림에서 입력신호는 하나이고 출력신호는 2개인 회로를 볼수 있다. 여기서 두개의 출력중 v_kn은 입력과 동일한 극성을
가지며 v_pn은 입력과 반대되는 극성을 가진다.

더우기 플레이트와 캐소드 저항값이 동일하다면 플레이트 저항과 캐소드 저항에 흐르는 전류가 동일하기 때문에 두 저항에
걸리는 신호의 크기가 동일해 진다. 이회로에서 증폭도 │A│≡│v_kn/v│=│v_pn/v│는 앞에서 언급한 등가회로에서 v_k = v_a = 0
으로 둠으로서 얻을수 있다. 즉

이된다. 이값과 캐소드 폴로워의 증폭도를 비교해 보면 ( μ + 1 )이 ( μ + 2 ) 로 대치된 것만이 다름을 알수있다.
만일 g_mR ≫ 1 이라면 증폭도는 1에 근접하게 된다. 그러면 플레이트와 캐소드간 신호와 입력신호의 比가 2에 근접하게 된다.
플레이트에서의 출력 임피던스와 캐소드에서의 출력임피던스는 다르고, 플레이트 임피던스가 캐소드 임피던스 보다 크다.
만일 플레이트와 접지간 캐패시턴스가 캐소드와 접지간 캐패시턴스보다 크다면 캐소드 저항에 캐패시터를 추가해 주무로서
두 출력의 주파수 응답을 동일하게 할수있다. 양쪽위상 증폭기(Paraphase amplifier)라고도 불리우는 이 위상 변환기는 입력전압
v를 두개의 대칭인 출력 전압 (v_o1 = - v_o2)으로 바꿔주는데 사용된다.

캐소드가 커플링된 위상변환기 (The Cathode-coupled Phase Inverter)
다음에 보인 회로는 분할부하 위상 변환기와 동일한 동작을 하지만 이득이 높으며, 동일한 출력 임피던스를 가진다는 특징이
있다. 우측의 그림은 좌측의 회로를 캐소드와 접지사이에서 바라 보았을때의 등가회로이다.

위의 그림에서 두개의 신호 v_o1과 v_o2는 크기는 같으면서 서로 반대의 극성을 가진다. i₁은 3극관 V1의 캐소드에서 흘러나오는
신호전류이며, i₂는 3극관 V2의 캐소드로 흘러들어가는 신호전류이다. 또한 출력신호는 v_o1 = - i₁R_p 와 v_o2= i₂R_p이다.
출력신호들은 i₁ = i₂ 이면 동일한 크기를 갖는데, R_k≫ (r_p + R_p) / ( μ + 1 ) 이 성립하면 i₁ = i₂ 가 된다. 키르히호프의 전압법칙을
그림 (b)의 외곽 루프에 적용하므로서 플레이트와 플레이트간 이득을 다음과 같이 구할수 있다.

이것은 플레이트 저항 R_p를 가지는 캐소드 접지 증폭기의 이득과 동일함을 알수 있다. 만일 각각의 3극관이 예를들어 5mA의
동작전류를 흘린다면 Rk에 걸리는 전압강하는 100V가 된다. 편의상 그리드 동작전압을 접지 전압으로 둔다. 선형 동작범위에서
3극관의 그리드와 캐소드간 전압은 통상 수볼트 정도이다. 따라서 캐소드에서의 전압 또한 접지전압 근처의 값을 가져야 한다.
이상의 사항들은 캐소드 저항에 적당히 큰 음의 전압이 걸리도록 하면 충족된다.(예를 들면 V_GG = 100V)

차동증폭기 ( The Difference Amplifier)
접지로 부터의 전압이 v₁과 v₂인 두개의 신호에 대해 두 신호의 차인 v₁ - v₂에 비례하는 제 3의 신호를 만드는 것이 필요하다고
하자. 위의 그림 (a)에서 v가 v₁이고 v₂가 V2 진공관의 그리드와 접지사이에 인가된다면 이 회로는 차동증폭기가 된다.
만일 ( μ + 1 ) R_k≫ r_p  라면 v_o1 과 v_o2는 v₁ - v₂에 비례하게 된다.

일정한 전류 소스를 가지는 증폭기(An Amplifier with a Constant-current Source)
캐소드 폴로워와 양쪽위상 증폭기, 차동증폭기 모두 캐소드 저항을 크게 하면 할수록 보다 나은 성능으로 동작을 한다. 하지만
진공관의 동작전류로 인해 캐소드 저항을 크게하면 직류 전압강하가 커지게 된다. 따라서 캐소드 회로에 정적 저항 (Static
resistance)은 작지만 동적 저항(Dynamic resistance)이 커지는 장치를 사용하는것이 잇점이 있다. 이러한 조건을 충족하는 회로를
다음 그림에서 볼수 있다. 이 회로에서 V3 진공관은 r_p + ( μ + 1)R_k의 값을 가지는 매우 높은 동적 저항으로서 동작한다. 또한
두 플레이트로 부터의 출력에 밸런스를 주기 위해 전압 분배기 R이 사용되었다.

일반화된 진공관 회로의 등가회로를 참고하여 진공관 V3의 플레이트에서 들여다본 임피던스는  r_p + ( μ + 1)R_k이 되는데
만일 R_k가 크다면 μ R_k로 쓸수 있다. 전형적인 경우에 있어서 - V_GG는 - 300V이고 R_K = 500K옴이다. 캐소드 진공관 V3로서
μ = 100이고 r_p= 100K옴인 진공관 12AX7을 사용한다면 차동증폭기의 실효 캐소드 임피던스는 약 50M 옴이 된다. 동적 저항이
커지면 거의 수평한 부하선으로 그려지기 때문에 이것은 전류가 일정하다는 것과 같은 의미를 가진다. 따라서 위의 차동 증폭기
는 일정한 전류 소스에 의해 구동된다고 생각할수 있다.

일반화된 증폭기에 대한 테브난의 등가회로

2008-08-05T13:59:14P

다음의 일반화된 증폭회로에대해 플레이트와 접지사이에서 들여다 본 테브난의 등가회로와 캐소드와 접지사이에서 들여다본
테브난의 등가회로에 대해 살펴 보기로 하자.

플레이트에서 바라본 출력
신호 v_a와 저항 R_p는 이경우 증폭기의 밖에 있게 된다. 따라서 잠시 v_a = 0 로 두고 R_p를 외부 부하저항 R_L로 생각해 보자.
플레이트에서 접지로 흐르는 부하전류 i_L은 플레이트 전류 i_p와 부호가 반대이다.

에서 R_L=R_p=0으로 두면 단락회로 부하전류 I는 다음과 같이 된다.

위의 i_p에 관한 식을 이용하여 개방회로 전압 V를 구해보면

가 되므로 신호 v_i에대한 개방회로 전압이득 A_v는 - μ 이고 신호 v_k에 대한 개방회로 전압이득은 ( μ + 1 ) 이 된다.
따라서 출력 임피던스 Z는 다음과 같이 표시된다.

지금까지 논의된 사항을 종합하여 플레이트와 접지사이에서 들여다본 일반화된 증폭기의 테브난의 등가회로는 다음과 같다.

캐소드에서 바라본 출력
이경우 신호 v_k와 저항 R_k는 증폭기의 밖에 존재하는것으로 생각해야 한다. 따라서 잠시 v_k = 0으로 두고 R_k를 외부 부하저항
R_L로서 생각하기로 하자. 이때 캐소드에서 접지로 흐르는 부하전류 i_L은 i_p와 같아진다. 따라서 R_L= R_k = 0로 두고

를 이용하면 단락회로 부하전류 I 는

가 되고 개방회로 전압 V는

로 주어진다. 따라서 출력 임피던스는 다음식으로 표시된다.

신호 v_i 에 대한 개방회로 전압이득 A_v는 μ / ( μ + 1) 이고 신호 v_a에 대한 개방회로 전압이득은 - 1 / ( μ + 1 )  이므로
캐소드와 접지 사이에서 바라 본 일반화된 증폭기의 테브난의 등가회로는 다음 그림과 같다.

그리드 접지 증폭기
그리드 접지 증폭기는 맨위의 일반화된 증폭기 그림에서 va = vi = 0으로 둠으로써 얻어진다.
이경우 이득은

과 같고, 등가회로는 다음과 같다.

A가 양의 수이므로 입력과 출력사이의 위상차이는 없음에 주의하자. 만일 R_k = 0 이고 μ ≫ 1 이면 이득은 공통 캐소드 증폭기와
거의 같은 값을 갖게 된다. R_k를 ( R_p + r_p ) / ( μ + 1 )보다 작은 1000옴이하의 값을 가지도록 하지 아니하면 전압 이득은 현저하게
감소한다. 그리드 접지 증폭기의 출력 임피던스는 소스가 무시할수 없을 정도의 저항 Rk를 가지거나 저항을 의도적으로 캐소드
와 직렬로 추가시킨다면 플레이트 저항보다 훨씬 큰값을 갖는다. 한편 입력 임피던스는 매우 작아진다. 따라서 낮은 입력저항과
높은 출력저항을 요구하는 경우 그리드 접지 증폭기를 사용하면 되는데 이러한 용도는 별로 많지가 않다. 그리드 접지 증폭기는
그리드 접지가 입력 회로와 출력 회로의 커플링을 방지하는 접지된 정전차폐 처럼 동작하기 때문에 초고주파에 동조된 전압
증폭기로 많이 사용된다.

캐소드 폴로워
캐소드 폴로워는 맨위의 일반화된 증폭기 회로에서 v_k = v_a= 0 와 R_p = 0으로 둠으로서 얻어진다. 이회로에 대한 테브난의
등가회로는 다음과 같다.

이 회로에서 증폭도는 다음과 같다.

A가 양의 수이므로 그리드와 캐소드 간의 위상차는 없고, 분모의 값이 분자의 값보다 항상 크므로 A는 1보다 커질수가 없다.
하지만 만일 ( μ + 1 ) R_k ≫ r_p 가 성립한다면

가 되어 A가 1에 접근하게 된다. 캐소드 폴로워의 출력 임피던스는 플레이트 저항값보다 훨씬 작다. 예를 들어 μ ≫ 1 이라면

이 된다. 2밀리모(millimho)의 g_m에 대해 출력 임피던스는 500옴 밖에 되지 않으며, 트랜스컨덕턴스의 값이 높아질수록 Z_o는
더욱 작아진다. 한편 입력신호가 그리드에 인가되기 때문에(그리드 전류는 미세한 값을 가지는 반면 그리드 전압은 마이너스
이지만 큰값을 가지므로) 입력 임피던스는 매우 높아진다. 따라서 캐소드 폴로워는 높은 입력 임피던스와 낮은 출력 임피던스
가 필요한 회로에서 많이 사용된다. 캐소드 폴로워의 높은 입력 임피던스는 신호 소스의 저항의 영향을 최소화해야 하는 경우
이상적으로 사용할수 있고, 낮은 출력 임피던스는 높은 용량성 부하 (Capacitive load)를 연결하여 사용하는 경우 적당하다.
만일 첫번째 회로의 출력이 두번째 회로의 입력이 되고, 두번째 회로의 출력이 다시 첫번째 회로의 입력이 되는 경우 두번째
회로의 되먹임을 방지하는 버퍼 스테지로서 캐소드 폴로워를 사용할수 있다. 캐소드 폴로워는 피드백 증폭기이기 때문에
좋은 안정성과 선형성을 가진다.

캐소드 접지 증폭기
캐소드 접지 증폭기의 등가회로는 다음과 같다.

캐소드 접지 증폭기는 높은 입력 임피던스와 플레이트 저항과 동일한 출력 임피던스, 그리고 진공관의 μ 에 근접하는 ( 비록 μ / 2
의 증폭도가 일반적이기는 하지만) 전압 이득을 가진다. 플레이트와 그리드 사이에 180도의 위상차가 존재하며, 가장 많은 용도
를 가지는 증폭기이다.

임의의 증폭기에 대한 테브난의 등가회로

2008-08-05T08:34:05P

한 회로안의 능동소자(진공관 혹은 트랜지스터)가 증폭기로서 동작한다면 이회로는 입력 임피던스 Z_i, 출력 임피던스 Z_o,
개방회로 전압이득 A_v의 3개의 파라미터에 의해 특정지을수 있다. 만일 이들 파라미터가 소스 임피던스 Z_s와 외부부하 임피던스
Z_L에 무관하다면 이 증폭기 회로는 다음의 테브난의 등가회로로 표시할수 있다.

위의 회로에서 외부 소스전압 V_s는 Z_s와 직렬로 1과 2로 표시된 입력단자로 인가되는 것을 볼수 있으며, 이 입력단자(입력 포트)
에 걸리는 전압이 V_i 이다. 출력 포트는 3과 4로 표기하였다. 개방회로 전압이 증폭기 전압이득 A_v에 입력전압을 곱한것이므로
위 그림에서 볼수 있듯이 테브난 등가회로의 내부소스는 A_vV_i 이다. A_v는 외부 부하가 증폭기 회로에 인가되지 않았을때의
무부하 전압이득이므로 부하전류는 0 이다. 즉 I_L = 0 이다. 부하가 인가 되었을때의 이득은 A_V로 표시하며, 출력전압은
V_o= A_vV_i- I_LZ_o 이다. 이식은 특정한 회로에서 A_v와 Z_o를 정의하는데 사용될수 있다. 예로서 만일 증폭기의 출력 전압이 부하
전류에 대해 선형적으로 변한다면 A_v와 Z_o가 부하 Z_L에 무관하다는 가정하에 입력전압 V_i에 곱해지는 인자는 무부하 이득 A_v이고, 부하전류 I_L에 곱해지는 인자는 출력 임피던스 Z_o이다. 다음의 정리는 Z_o를 구하기 위한 다른 방법을 제공해준다.

개방회로 전압 - 단락회로 전류의 정리 (Open circuit Voltage - Short circuit Current Theorem)

테브난의 정리나 노턴의 정리에 대한 보조정리로서 다음의 정리가 존재한다. 만일 V가 개방회로 전압을 나타내고, I가 단락회로
전류이며, Z (Y)가 회로내의 두단자 사이의 임피던스(어드미턴스) 라면 Z = V/I I = V/Z = VY V = IZ = I/Y 가 성립한다.
여기서 첫번째 식은 " 두 노드사이의 임피던스는 개방회로 전압을 단락회로 전류로 나눈것과 같다."로 말로 표시되는데 출력
임피던스 Zo를 구하는 가장 간단한 방법중의 하나이다. 또한 마지막 식은 회로내의 두 지점간 전압을 계산하기 위한 가장 빠른
방법중의 하나인데 말로 표현하면 " 전압은 단락회로 전류를 어드미턴스로 나눈것이다. " 가 된다.

출력 임피던스
Z_o를 구하기 위한 세번째 방법은 소스전압 V_s를 0으로 두고, 단자 3-4에 외부전압 소스를 연결하여 증폭기를 동작시켜 보는것
이다. 이경우 출력 임피던스 Z_o는 단자 3-4에 걸리는 전압을 외부전압 소스에 의해 발생되는 전류로 나눈값이다. 이방법을 입력
임피던스를 구하는 경우에도 사용할수 있는데 입력 임피던스를 구하기 위해서는 단자 3-4에서 측정이 이루어 지는대신 단자
1-2에서 측정을 수행하면 된다.

진공관 증폭기의 일반화된 해석

2008-08-04T10:41:56P

아래의 그림 (a)는 입력과 출력회로에 캐소드가 공통으로 사용되기 때문에 공통 캐소드 증폭기(Common - cathode amplifier) 혹은
캐소드 접지 증폭기(Grounded - cathode amplifier)라고 부르며, 마찬가지로 그림 (b)는 그리드 접지 증폭기, 그림 (c)는 플레이트 접지
증폭기라고 부른다.

그리드 접지 증폭기
위의 그림 (b)에서 신호 전압 측면에서 보면(즉 ac측면에서 보면) 그리드가 접지상태를 가지기 때문에 그리드 접지회로라고 불리
운다. 그리드 접지 증폭기에서 입력신호 v는 캐소드와 접지사이에 인가되며, R_s는 신호원의 내부저항이고, 출력 v_o는 플레이트
회로 저항 R_p에 걸리는 전압이다. 그리드가 입력회로와 출력회로에 공통으로 사용되기 때문에 공통 그리드 증폭기 (Common-grid
amplifier)라고 불리기도 한다.

플레이트 접지 증폭기
위의 그림 (c)에서 신호 v는 그리드와 접지 사이에 인가되며, 출력 v_o는 캐소드와 접지 사이의 저항 R_k에 걸리는 전압이다. 신호
전압 측면에서 보면 플레이트가 접지 상태이기 때문에 플레이트 접지 증폭기라고 불리운다. 입력신호 전압 v가 증가하면, 전류 i_p
가 증가하고 따라서 출력신호 전압 v_o= i_pR_p가 증가하게 된다. 결론적으로 출력신호의 극성은 입력신호의 극성과 같아진다.
더우기 이들 전압 v_o와 v_i= v의 크기가 거의 같아진다. (즉 이득이 1이다.) 따라서 캐소드 전압이 그리드 전압을 따라오는 현상
이 발생하므로 이회로에 캐소드 폴로워 (Cathode follower)라는 이름이 붙여지게 되었다.

일반화된 회로 (Generalized Circuit)
지금까지 언급한 캐소드 접지회로, 그리드 접지회로, 플레이트 접지회로를 총괄하여 설명해 줄수있는 회로를 다음에 그려 보았다.

위의 회로는 3개의 독립적인 신호원을 가지는데, v_i는 그리드와 직렬로 연결되어 있고, v_k는 캐소드와 직렬로 연결되어 있으며,
v_a는 애노드와 직렬로 연결되어 있다. 그리드 접지 증폭기인 경우 v_i = v_a = 0이며, 신호전압 v_k는 신호저항 R_k를 가지고, 출력 v_o1은
플레이트에서 취해진다. 캐소드 폴로워의 경우에는 R_p = 0, v_k = v_a = 0이며, 신호전압은 v_i이고 출력 v_o2는 캐소드에서 취해진다.
(신호원의 임피던스는 그리드와 직렬로 연결되는데 무시할 정도의 전류가 흐르므로 중요치 않다.) 만일 전원 V_PP에 발생하는
리플 전압의 효과를 고려할 필요가 있다면 V_PP내의 작은 전압변화를 나타내기 위해 v_a를 포함시켜야 한다.

위의 그림에서 우측은 좌측의 소신호 등가회로인데 우측회로로 부터 v_gk = v_i- v_k- i_pR_k와

를 얻는다. v_gk값을 i_p의 식에 대입하므로서 i_p에 관한 다음식을 얻을수 있다.

이경우 출력 전압 v_o1과 v_o2는 다음식에 의해 구해진다.
       v_o1= - i_pR_p - v_a,    v_o2= i_pR_k+ v_k

진공관의 전류소스 모델

2008-07-30T15:15:13P

만일 회로망이 메쉬(Mesh)방법에 의해 해석된다면 테브난의 등가회로가 사용되지만 노드(Node)방식에 의해 회로망을 해석한다
면 노턴(Norton)의 등가회로를 사용하는것이 보다 효율적이다.

노턴의 정리 (Norton's Theorem)
내부를 알수없는 회로망에서 2개의 단자를 끌어 내었을때 이 회로망은 두 단자에서 들여다본 임피던스 Z와 두 단자를 직결시켰
을때 두 단자사이에 흐르는 전류값을 크기로 가지는 전류원(Current Generator)이 병렬로 연결된 등가회로로 대치할수 있다.
바꿔말하면 임피던스 Z와 직렬로 연결되어 있는 전압원(Voltage Source) V로 구성되는 회로는 임피던스 Z와 병렬로 연결된 전류원
V/Z로 구성되는 회로와 등가이다.


소신호 전류원 등가회로
3극관의 전압원 등가회로로 부터 단락회로 전류의 크기는 μv_gk / r_p = g_mv_gk 이고 전류의 방향은 캐소드에서 플레이트로 외부부하
를 통해 흐르는 방향과 같다. 따라서 3극관의 전류원 등가회로는 다음과 같이 그릴수 있다.

이제 전압원 등가회로를 이용하여 해석했던 동일한 예제를 전류원 등가회로를 이용하여 해석해 보기로 하자.

위의 그림 ( a )에 대한 전류원 등가회로를 ( b )에 그려 놓았다. 만일 R' ≡ r_pR_L / (r_p + R_L) = ( r_p와 R_L의 병렬저항값 ) 이라면
출력 전압은 v_o = - i R' = - g_mv_iR' 이므로 전압증폭도 A= v_o / v_i= - g_m R' 가 되어 앞에서 구한 결과와 동일하다.